コースワーク：マイクロプロセッサの製造段階。プロセッサー製造-砂からコンピューターまで現代のプロセッサー技術

講義計画

1.7世代のプロセッサ

2.生産技術

3.マイクロプロセッサ製造の技術段階

1.7世代のプロセッサ

第1世代（8086および8088プロセッサと8087数学コプロセッサ）は、アーキテクチャの基盤を築きました。「等しくない」16ビットレジスタのセット、さまざまなモードを備えた1 MB以内のセグメントアドレス指定システム、命令システム、割り込みシステムです。、および他の多くの属性。プロセッサは「小さな」パイプラインを使用しました。一部のノードが現在のコマンドを実行しているときに、プリフェッチブロックがメモリから次のコマンドをフェッチしました。

第3世代（80286および80287コプロセッサー）は、いわゆる「プロテクトモード」をファミリーに追加しました。これにより、16 MB以内のアドレス可能な物理メモリを使用して、タスクごとに最大1GBのサイズの仮想メモリを使用できます。プロテクトモードは、マルチタスクオペレーティングシステムを構築するための基礎になりました。このオペレーティングシステムでは、特権システムが、タスクとメモリ、オペレーティングシステム、および相互の関係を厳密に規制します。 80286プロセッサのパフォーマンスは、クロック周波数の増加だけでなく、パイプラインの大幅な改善によっても向上していることに注意してください。

第3世代（外部バスの幅を決定する「サフィックス」DXおよびSXを備えた80386/80387）は、32ビットアーキテクチャへの移行によって特徴づけられました。表現される値の範囲を拡大することに加えて（16ビットは0から65535または–32768から+32767の範囲の整数を表し、32ビット-40億以上）、アドレス指定可能なメモリの容量が増加しました。 Microsoft Windowsオペレーティングシステムは、これらのプロセッサで広く使用されるようになりました。

第4世代（80486もDXとSX）はアーキテクチャに大きな変更を加えませんでしたが、パフォーマンスを改善するためにいくつかの対策が講じられました。これらのプロセッサでは、実行パイプラインは非常に複雑でした。メーカーは外部コプロセッサーを放棄しました-それは中央のものと同じ水晶に置かれ始めました。

第5世代（IntelのPentiumプロセッサとAMDのK5）は、スーパースカラーアーキテクチャを提供しました。パイプラインにメモリからの命令とデータをすばやく供給するために、これらのプロセッサのデータバスは64ビットになっています。後のこの世代には、拡張ММХ（行列数学拡張命令セット）がありました-行列数学演算を拡張するためのコマンドのセット（元々はマルチメディア拡張命令セット））。従来の32ビットプロセッサは、2つの8ビット数値を加算して、各数値を32ビットレジスタの下位ビットに配置できます。この場合、レジスタの最上位24ビットは使用されないため、1回の加算演算ADDで、2つの8ビット数の加算が実行されるだけであることがわかります。 MMXコマンドは一度に64ビットで動作し、8ビットの数値を格納でき、1回のADD操作で他の8ビットの数値と加算することができます。 MMXレジスタを使用して、4つの16ビットワードまたは2つの32ビットロングワードを同時に追加することもできます。この原理はSIMD（単一命令/複数データ-「1つの命令ストリーム/多数のデータストリーム」）と呼ばれます。新しいコマンドは、主にマルチメディアプログラムの実行を高速化することを目的としていましたが、マルチメディアテクノロジで使用します。新しいタイプの算術演算がMMXに登場しました-飽和状態：演算の結果がビットグリッドに収まらない場合、オーバーフロー（または「アンチオーバーフロー」）は発生しませんが、可能な最大（または最小）値数のが設定されます。

第6世代のプロセッサーは、Pentium Proで始まり、Pentium III、Celeron、およびXeonプロセッサーで継続されました（AMDから、K6、K6-2、K6-2 +、K6-IIIプロセッサーが例として使用できます）。ここでの基本は動的実行であり、コマンドの実行は規定された順序ではありませんプログラムコード、しかしそれがプロセッサにとってより便利になる方法で。ここで、第5世代と第6世代のプロセッサには類似点があることに注意してください。つまり、第5世代の拡張の追加はMMX拡張によって補完され、第6世代はMMX機能を向上させる拡張機能を受け取りました。 AMDにはこの拡張機能3dNnoy！があり、IntelにはSSE（ストリーミングSIMD拡張命令）があります。

第7世代は、AMDのAthlonプロセッサから始まりました。プロセッサには、開発を調整する特性がありましたスーパースカラーとスーパーパイプライン..。その後、Intelは第7世代のPentium4プロセッサもリリースしました。

2.生産技術

現在、市場には興味深い傾向が見られます。製造会社は、製品に新しい技術プロセスや技術を迅速に導入しようとしている一方で、プロセッサ周波数の増加には人為的な制限があります。これは、プロセッサファミリの次の変更に対する市場の準備が不完全であるという感覚が影響し、メーカーが現在製造されているCPUの販売からまだ十分な利益を得ていないという事実によるものです。ここで、企業にとって、完成品の価格は他の利益と比較して基本的であることに注意する必要があります。しかし非常に重要マイクロプロセッサの開発率の低下は、最小限の技術コストで生産性を向上させる新しい技術を導入する必要性の理解に関連しています。

製造業者は、新しい技術プロセスに切り替える際に多くの問題を解決する必要がありました。 90nmの技術基準は、多くのチップメーカーにとって重要な技術的ハードルであることが証明されています。これはTSMCによって確認されており、この会社は市場の多くの主要メーカー、つまりAMD、nVidia、ATI、VIA向けのチップの製造に従事しています。彼女は長い間、0.09ミクロンの技術を使用してチップの製造をデバッグすることができなかったため、使用可能な結晶の収率が低くなりました。これにより、AMDはSOI（Silicon-on-Insulator）プロセッサのリリースを長期間延期しました。これは、漏れ電流、パラメータの大きなばらつき、熱放出の指数関数的増加など、以前は認識できなかった欠点が現れたのは要素のこの寸法であったという事実によるものです。代替ソリューションの1つは、AMDが最近64ビットプロセッサに導入したSOIシリコンオンインシュレータテクノロジの使用です。しかし、それは彼女に多大な労力を要し、かなりの数の技術的障壁を克服しました。ただし、注意が必要ですこのテクノロジーその欠点を補うことができる多くの利点があります。この技術の本質は非常に論理的です。トランジスタは、別の薄い絶縁体層によってシリコン基板から分離されています。肯定的な資質が含まれます。トランジスタのチャネルの下に電子の制御されていない動きがなく、その電気的特性に影響を与えます-時間。ロック解除電流をゲートに供給した後、チャネルのイオン化が動作状態になるまでの時間は、動作電流がゲートを流れる瞬間まで減少します。これにより、トランジスタ性能の2番目の重要なパラメータである時間の改善が必要になります。そのオン/オフの。同じ速度で、ロック解除電流を単純に3つ下げることもできます。または、作業速度を上げる可能性と電圧を下げる可能性の間の解決策を見つけてください。同じロック解除電流を維持しながら、トランジスタの性能を最大30％向上させることができます。周波数を同じにすると、省エネに重点が置かれ、この場合、性能は最大50％になります。その結果、チャネルの特性がより予測可能になり、トランジスタ自体が散発的なエラーに対してより耐性があります。その一例は、宇宙粒子がチャネル基板に入り、予期せずにイオン化することです。絶縁体層の下にある基板に入ると、トランジスタの動作にまったく影響を与えません。 SOIの唯一の欠点は、エミッタ/コレクタ領域の深さを減らす必要があることです。これにより、厚さが薄くなるにつれて抵抗が増加します。

周波数の成長率の鈍化に貢献したもう一つの理由は、市場でのメーカーの活動の低さです。たとえば、AMDの各企業は64ビットプロセッサの広範な導入に取り組みました。この期間中、Intelは新しい技術プロセスを改善し、使用可能な水晶の歩留まりを向上させるためにデバッグしました。

技術プロセスへの新技術の導入は明らかですが、技術者にとっては毎回困難になります。最初のPentiumプロセッサ（1993）は、0.8 µmのプロセス技術に従って製造され、その後、それぞれ0.6 µmで製造されました。 1995年、第6世代プロセッサで初めて、0.35ミクロンのプロセス技術が使用されました。 1997年には0.25ミクロンに、1999年には0.18ミクロンに変化しました。最新のプロセッサは、2004年に導入された0.13および0.09ミクロンテクノロジに従って製造されています。

トランジスタの構造そのもの、すなわち、二酸化ケイ素の薄層、ゲートとチャネルの間に配置された絶縁体、および電子のバリアの機能を果たし、ゲート電流の漏れを防ぐことを説明する必要があります。したがって、この層が厚いほど、絶縁機能は向上しますが、チャネルの不可欠な部分であり、メーカーがチャネル長（トランジスタサイズ）を短くする場合は、その厚さが必要であることは明らかです。非常に速いペースで削減されます。過去数十年にわたって、この層の厚さは、チャネルの全長の平均約1/45でした。しかし、このプロセスには終わりがあります。同じIntelが主張したように、過去30年間のように、SiO2を使い続けると、最小の層の厚さは2.3になります。 nmを指定しないと、リークが単純に非現実的になります。最近まで、サブチャネルのリークを減らすために何も行われていませんでした。現在、動作電流とゲート応答時間がトランジスタの速度を特徴付ける2つの主要なパラメータの1つであるため、状況は変化し始めています。オフ状態でのリークは、（トランジスタの必要な効率を維持する上で）直接反映されます。したがって、動作電流を増やす必要があり、その結果、すべての結果が生じます。

生産の主な段階

マイクロプロセッサの製造は、300を超える段階を含む複雑なプロセスです。マイクロプロセッサは、化学物質、ガス、紫外線を使用したさまざまな処理プロセスの特定のシーケンスの結果として、薄い円形のシリコンウェーハ（基板）の表面に形成されます。

基板は通常直径200ミリメートルです。ただし、Intelはすでに450mmウェーハに切り替えています。より大きな直径のプレートに切り替えると、マイクロ回路の製造コストが削減され、エネルギー効率が向上し、有害ガスの大気への排出が削減されます。 450mmウェーハの表面積は300mmウェーハの2倍以上です。その結果、1つの450mm基板から2倍の完成品を製造することができます。

ウェーハはシリコンから作られ、シリコンは精製され、溶融され、長い円筒形の結晶に成長します。次に、結晶は薄いウェーハに切断され、表面が鏡面で滑らかになり、欠陥がなくなるまで研磨されます。次に、順次、周期的に繰り返される熱酸化、フォトリソグラフィー、不純物拡散、エピタキシーが実行される。

マイクロ回路の製造プロセスでは、材料の最薄層が慎重に計算されたパターンの形でブランクプレートに適用されます。 1つのプレートで最大数百のマイクロプロセッサに対応します。プロセッサの製造プロセス全体は、二酸化ケイ素の成長と導電性領域の作成、テストと製造など、いくつかの段階に分けることができます。

二酸化ケイ素の成長と導電性領域の作成

マイクロプロセッサの製造プロセスは、研磨されたプレートの表面に二酸化ケイ素の絶縁層を「成長させる」ことから始まります。この段階は、非常に高温の電気オーブンで行われます。酸化物層の厚さは、プレートがオーブンで過ごす温度と時間に依存します。

これにフォトリソグラフィーが続きます。これは、プレートの表面に概略図が形成されるプロセスです。最初に、感光性材料の一時的な層がプレートに適用されます-フォトレジスト、その上にテンプレートの透明な領域の画像、またはフォトマスクが紫外線を使用して投影されます。マスクはプロセッサの設計中に作成され、プロセッサの各層で回路パターンを生成するために使用されます。放射線の影響下で、光層の照射された領域は可溶性になり、溶媒（フッ化水素酸）の助けを借りてそれらが除去され、下にある二酸化ケイ素が現れます。

露出したシリカは、エッチングと呼ばれるプロセスによって除去されます。次に、残りの光層が除去され、その結果、二酸化シリコンのパターンが半導体ウェーハ上に残る。フォトリソグラフィーとエッチングの多くの追加操作の結果として、導体の特性を備えた多結晶シリコンもウェーハに適用されます。「ドーピング」と呼ばれる次の操作中に、シリコンウェーハの露出領域にさまざまな化学元素のイオンが衝突し、シリコンに負および正の電荷を形成して、これらの領域の導電率を変化させます。

新しい層の面付けとそれに続く回路のエッチングは数回実行されますが、層の層間接続では、金属で満たされた「ウィンドウ」が残され、層間に電気接続が形成されます。 Intelは、0.13ミクロンの製造プロセスで銅導体を使用しました。 Intelは、0.18ミクロンおよび前世代のプロセスでアルミニウムを使用しました。銅とアルミニウムはどちらも優れた電気伝導体です。 0.18ミクロンの技術プロセスを使用する場合は6層を使用し、2004年に90nmの技術プロセスを導入する場合は7層のシリコンを使用しました。

プロセッサの各層には独自のパターンがあり、これらすべての層が一緒になって3次元の電子回路を形成します。層の適用は、数週間にわたって20〜25回繰り返されます。

テスト

層の堆積中に基板が受ける応力に耐えるために、シリコンウェーハは最初は十分に厚くなければならない。したがって、プレートを別々のマイクロプロセッサに切断する前に、特別なプロセスを使用してプレートの厚さを33％減らし、汚染物質を裏面から除去します。その後、特殊な材料の層が「処理された」プレートの裏側に適用されます。これにより、その後のクリスタルのケースへの固定が改善されます。この層は、組み立て後に集積回路の背面とパッケージの間に電気的接触を提供します。

その後、プレートはすべての処理操作の品質をチェックするためにテストされます。プロセッサの正確さを判断するために、個々のコンポーネントがチェックされます。誤動作が検出された場合、取得したデータを分析して、エラーが発生した段階を特定します。

次に、電気プローブが各プロセッサに接続され、電力が供給されます。プロセッサはコンピュータによってテストされ、製造されたプロセッサの特性が指定されたパラメータを満たしているかどうかを判断します。

ケースの製造

テスト後、プレートは組立工場に送られ、そこで特殊な精密鋸を使用して、それぞれに集積回路を含む小さな長方形にカットされます。壊れた結晶は廃棄されます。

次に、各クリスタルは個別のケースに入れられます。ケースは、外部の影響からクリスタルを保護し、それがインストールされるボードへの電気的接続を提供します。水晶の特定のポイントにある小さなはんだボールが、パッケージの電気リード線にはんだ付けされます。この段階で、電気信号はボードからチップに、またはその逆に流れることができます。

クリスタルをケースに取り付けた後、プロセッサはその性能を決定するために再テストされます。欠陥のあるプロセッサーは廃棄され、保守可能なプロセッサーはストレステストにかけられます。さまざまな温度と湿度の条件の影響、および静電放電です。各ストレステストの後、プロセッサはその機能状態を判断するためにテストされます。次に、プロセッサは、さまざまなクロック周波数と電源電圧での動作に従ってソートされます。

3.マイクロプロセッサ製造の技術段階

チップの作り方

チップの製造には、シリコン基板上に複雑な「パターン」を持つ薄層を押し付けることが含まれます。まず、電気シャッターのように機能する絶縁層が作成されます。基板は、薄い「パンケーキ」を備えた単結晶シリンダーに切断されるため、後で簡単に別々のプロセッサー結晶に切断することができます。電気プローブは、基板上の各結晶をテストするために使用されます。最後に、基板は個々のコアに切断され、機能していないコアはすぐに廃棄されます。特性に応じて、コアはいずれかのプロセッサになり、プロセッサのインストールを容易にするパッケージにラップされますマザーボード..。すべての機能ブロックは、集中的なストレステストを受けます。

それはすべて基板から始まります

プロセッサ製造の最初のステップは、クリーンルームで行われます。これは非常に資本集約的な生産であることに注意する必要があります。すべての設備を備えた近代的なプラントの建設に20〜30億ドル以上を費やすことができます。設備の完全な調整とテストの後でのみ、プラントはプロセッサを直列に生産することができます。

一般に、チップ製造プロセスは、一連の基板処理ステップで構成されます。これには、基板自体の作成が含まれ、その後、個々の結晶に切断されます。

基板生産

最初の段階は単結晶の成長です。このために、種結晶は、多結晶シリコンの融点のすぐ上にある溶融シリコンの浴に埋め込まれます。原子が正しい配置になっていることを確認するために、結晶が約1日ゆっくりと成長することが重要です。多結晶またはアモルファスシリコンは多くの異なる結晶で構成されており、電気的特性の悪い不要な表面構造になります。

シリコンが溶けたら、電気的特性を変える他の物質をドープすることができます。プロセス全体は、シリコンが酸化しないように、特別な空気組成の密閉された部屋で行われます。

単結晶は、基板の表面に大きな凹凸を作らない円形の高精度ダイヤモンドソーを使用して「パンケーキ」にカットされます。この場合、基板の表面はまだ完全に平坦ではないため、追加の操作が必要です。単結晶の外観を図1に示します。

米。 1.単結晶の外観

まず、回転する鋼板とアルミナ研磨剤を使用して、基板から厚い層を除去します（ラッピングと呼ばれるプロセス）。その結果、0.05mmから約0.002mm（2000 nm）までのサイズの不規則性が排除されます。次に、鋭いエッジが層を剥がす可能性があるため、各バッキングのエッジを丸めます。さらに、さまざまな化学物質（フッ化水素酸、酢酸、硝酸）の助けを借りて、表面が約50ミクロン以上滑らかになると、エッチングプロセスが使用されます。プロセス全体が完全に化学的であるため、物理的には表面が劣化することはありません。これにより、結晶構造に残っているエラーを取り除くことができ、その結果、表面が理想に近くなります。

最後のステップは研磨です。これにより、表面が最大3nmの粗さに滑らかになります。研磨は、水酸化ナトリウムと粒状シリカの混合物を使用して実行されます。

現在、マイクロプロセッサ基板の直径は300mmまたは450mmであるため、チップメーカーはそれぞれから複数のプロセッサを入手できます。一般に、基板の直径が大きいほど、同じサイズのチップをより多く製造できます。たとえば、300mmの基板には、200mmの2倍以上のプロセッサ数があります。

ドーピングと拡散

ドーピングは、完成した基板とフォトリソグラフィープロセスの両方で実行されます。これにより、結晶の構造全体ではなく、特定の領域や層の電気的特性を変更することができます。

ドーパントは拡散によって加えることができます。ドーパント原子は、シリコン構造間の結晶格子内の自由空間を埋めます。場合によっては、既存の構造を合金化することもできます。拡散は、ガス（窒素とアルゴン）を使用するか、固体または他のドーパント源を使用して実行されます。

マスクを作成する

集積回路のセクションを作成するために、フォトリソグラフィープロセスが使用されます。この場合、基板の表面全体を照射する必要はありません。そのような場合、特定の領域にのみ高強度の放射線を透過する、いわゆるマスクを使用することが重要です。マスクは白黒ネガと比較することができます。集積回路には多くの層（20以上）があり、各層には独自のマスクが必要です。

石英ガラス板の表面に薄いクロム膜構造を施し、模様を作ります。同時に、電子流またはレーザーを使用する高価な機器は、必要なICデータを規定し、その結果、石英基板の表面にクロムパターンが得られます。集積回路に変更を加えると、新しいマスクを作成する必要が生じるため、編集を行うプロセス全体が非常にコストがかかることに注意してください。

フォトリソグラフィーは、シリコン基板上に構造を形成することを可能にします。多くのレイヤーが作成されるまで、このプロセスが数回繰り返されます。層は異なる材料を含むことができ、ここでも微細なワイヤーとの接続が提供されます。フォトリソグラフィープロセスを開始する前に、基板を洗浄および加熱して、粘着性の粒子と水を除去します。次の段階では、特殊なデバイスを使用して基板を二酸化シリコンでコーティングします。次に、結合剤が基材に塗布されて、次のステップで塗布されるフォトレジスト材料が基材上に残ることを確実にする。フォトレジスト材料は、基板の中央に塗布され、次に高速で回転し始め、その結果、層は基板の表面全体に均一に分布する。次に、基板が再び加熱されます。フォトリソグラフィープロセスを図2に示します。

米。 2.フォトリソグラフィープロセス

次に、マスクを介して、カバーに量子レーザー、硬紫外線、X線、電子またはイオンのビームが照射されます。これらの光源またはエネルギーはすべて使用できます。電子ビームは主に研究目的でマスク、X線、イオンビームを作成するために使用され、今日の工業生産はハードUV放射とガスレーザーによって支配されています。

波長13.5nmの硬紫外線は、マスクを通過する間にフォトレジスト材料を照射します。投影時間と焦点合わせ時間は、望ましい結果を得るために非常に重要です。焦点が合わないと、マスクの穴の一部が適切に照射されないため、フォトレジスト材料の余分な粒子が残ります。投影時間が短すぎる場合も同様の状況になります。そうすると、フォトレジスト材料の構造が広すぎて、穴の下の領域が露出不足になります。しかしながら、過度の投影時間は、穴の下に大きすぎる領域を作成し、フォトレジスト材料構造を狭すぎる。これは、製造プロセスの規制の複雑さです。調整を誤ると、接続導体に重大な偏差が生じます。特別なステッピングプロジェクションデバイスが、基板を目的の位置に移動します。その後、ラインまたは1つのセクションを投影できます。ほとんどの場合、1つのプロセッサクリスタルに対応します。追加のマイクロインストールは、追加の変更を加えることができます。たとえば、既存のテクノロジをデバッグし、技術プロセスを最適化します。マイクロインストールは通常、1平方未満の領域で機能します。 mm、従来のインストールはより広い領域をカバーします。

シリカの領域を処理するウェットおよびドライエッチングプロセスがあります。ウェットプロセスは化合物を使用し、ドライプロセスはガスを使用します。別のプロセスは、フォトレジスト材料の残留物の除去です。メーカーは、フォトレジスト材料が完全に除去されるように、湿式除去と乾式除去を組み合わせることがよくあります。フォトレジスト材料は有機物であり、除去しないと基板に欠陥が生じる可能性があるため、これは重要です。

エッチングとクリーニングの後、通常は重要な各段階で行われる基板の検査に進むか、基板を新しいフォトリソグラフィサイクルに移すことができます。基板の確認を図3に示します。

米。 3.基板の検査

完成した基板のテストは、基板全体で機能するプローブ制御設備で実行されます。プローブ接点は各水晶の接点に重ねられており、電気的試験を行うことができます。を使用してソフトウェア各コアのすべての機能がテストされます。基板切断プロセスを図4に示します。

米。 4.基板を切断するプロセス

支持体を切断することにより、個々のコアが得られます。欠陥のある結晶（エラーを含む）が検出された場合、それらは良好な結晶から分離されます。以前は、損傷した結晶に物理的にマークが付けられていましたが、今ではこれは必要ありません。すべての情報が単一のデータベースに保存されます。

さらに、機能コアは、接着剤が使用されているプロセッサパッケージに配置する必要があります。その後、パッケージの脚と水晶自体を接続するワイヤ接続を行う必要があります（図5）。このために、金、アルミニウム、または銅の接続が使用されます。

米。 5.有線基板接続

最新のプロセッサーのほとんどは、プラスチック包装を使用しています。熱分布..。特に、コアはセラミックまたはプラスチックのパッケージに梱包されているため、機械的な損傷を防ぐことができます。最新のプロセッサには、ヒートスプレッダ、熱放散とチップ保護を提供するデバイスが装備されています（図6）。

米。 6.プロセッサのパッケージ

最後のステップは、プロセッサの仕様に従って、高温で行われるプロセッサのテストです。プロセッサはテストソケットに自動的にインストールされ、その後、必要なすべての機能が分析されます。

マイクロ回路の作り方

これら2つのテクノロジーの主な違いを理解するには、最新のプロセッサーまたは集積回路の製造テクノロジーそのものを簡単に説明する必要があります。

学校の物理学のコースで知られているように、現代の電子機器では、集積回路の主成分はp型とn型の半導体です（導電率の種類によって異なります）。半導体は誘電体を超える導電率の物質ですが、金属より劣っています。シリコン（Si）は、純粋な形（いわゆる真性半導体）では電流を十分に伝導しない両方のタイプの半導体の基礎として機能できますが、シリコンへの特定の不純物の添加（導入）により可能になりますその伝導特性を根本的に変えるために。不純物には、ドナーとアクセプターの2種類があります。ドナー不純物は、電子タイプの導電性を備えたn型半導体の形成につながり、アクセプター不純物は、ホールタイプの導電性を備えたp型半導体の形成につながります。 p-およびn-半導体の接触により、トランジスタを形成することが可能になります。これは、現代のマイクロ回路の主要な構造要素です。 CMOSトランジスタと呼ばれるこのようなトランジスタは、2つの基本的な状態になります。電流が流れるときは開いており、電流が流れていないときは閉じています。 CMOSトランジスタは現代のマイクロ回路の主要な要素であるため、それらについて詳しく説明しましょう。

CMOSトランジスタのしくみ

最も単純なn型CMOSトランジスタには、ソース、ゲート、ドレインの3つの電極があります。トランジスタ自体は正孔伝導性のp型半導体で作られ、電子伝導性のn型半導体はドレイン領域とソース領域に形成されます。当然、p領域からn領域への正孔の拡散と、n領域からp領域への電子の逆拡散により、空乏層（主要な電荷キャリアがない層）が形成されます。 p領域とn領域の遷移の境界で。通常の状態、つまりゲートに電圧が印加されていないとき、トランジスタは「ロック」状態にあります。つまり、ソースからドレインに電流を流すことができません。ドレインとソースの間に電圧を印加しても状況は変わりません（この場合、少数電荷キャリアの生成電界の影響下での移動によって引き起こされる漏れ電流は考慮されていません。つまり、n領域には正孔、p領域には電子）。

ただし、ゲートに正の電位を印加すると（図1）、状況は根本的に変化します。ゲートの電界の影響下で、正孔はp半導体の奥深くに押し込まれ、逆に電子はゲートの下の領域に引き込まれ、ソースとドレインの間に電子が豊富なチャネルを形成します。ゲートに正の電圧が印加されると、これらの電子はソースからドレインに移動し始めます。この場合、トランジスタは電流を流します-彼らはトランジスタが「開く」と言います。電圧がゲートから除去されると、電子がソースとドレインの間の領域に引き込まれるのを停止し、導電チャネルが破壊され、トランジスタが電流を流すのを停止します。つまり、トランジスタは「ロック」されます。したがって、ゲートの電圧を変更することにより、回路を通る電流の通過を制御することによって従来のトグルスイッチをオンまたはオフにするのと同じ方法で、トランジスタを開閉することができます。これが、トランジスタが電子スイッチと呼ばれることがある理由です。ただし、従来の機械式スイッチとは異なり、CMOSトランジスタは実質的に慣性がなく、1秒間に何兆回も開状態から閉状態に移行することができます。まさにこの特性、つまり瞬時スイッチングの能力が、このような最も単純な数千万個のトランジスタで構成されるプロセッサの速度を最終的に決定します。

したがって、最新の集積回路は、数千万の最も単純なCMOSトランジスタで構成されています。マイクロ回路の製造プロセスについて詳しく見ていきましょう。その最初の段階はシリコン基板の製造です。

ステップ1.成長するブランク

このような基板の作成は、円筒形のシリコン単結晶の成長から始まります。次に、これらの単結晶ビレットは、厚さが約1/40インチ、直径が200 mm（8インチ）または300 mm（12インチ）のウェーハに切断されます。これらは、マイクロ回路の製造に使用されるシリコン基板です。

シリコン単結晶からウェーハを形成する場合、理想的な結晶構造の場合、物理的特性は選択した方向（異方性特性）に大きく依存するという事実が考慮されます。たとえば、シリコン基板の抵抗は、縦方向と横方向で異なります。同様に、結晶格子の配向に応じて、シリコン結晶は、そのさらなる処理（たとえば、エッチング、スパッタリングなど）に関連する外部の影響に対して異なる反応を示します。したがって、表面に対する結晶格子の配向が特定の方向に厳密に維持されるように、プレートを単結晶から切り取る必要があります。

すでに述べたように、シリコン単結晶プリフォームの直径は200または300mmです。さらに、直径300 mmは比較的新しい技術であり、以下で説明します。 Intel Pentium 4プロセッサについて話している場合でも、この直径のプレートが複数のマイクロ回路に対応できることは明らかです。実際、このようなプレート基板の1つに数十のマイクロ回路（プロセッサ）が形成されていますが、簡単にするために、 1つの将来のマイクロプロセッサの小さな領域で発生するプロセスのみを考慮します。

ステップ2.保護誘電体膜（SiO2）の塗布

シリコン基板の形成後、最も複雑な半導体構造を作成する段階が始まります。

これを行うには、いわゆるドナーおよびアクセプター不純物をシリコンに導入する必要があります。しかし、疑問が生じます-正確に与えられたパターンパターンに従って不純物の導入をどのように実装するのですか？これを可能にするために、不純物を導入する必要のない領域は、特殊な二酸化ケイ素膜で保護され、さらに処理される領域のみが露出されたままになります（図2）。所望のパターンのそのような保護フィルムを形成するプロセスは、いくつかの段階からなる。

最初の段階では、シリコンウェーハ全体が二酸化シリコン（SiO2）の薄膜で完全に覆われています。これは非常に優れた絶縁体であり、シリコン結晶のさらなる処理中に保護膜として機能します。ウェーハは、高温（900〜1100°C）および圧力で、酸素がウェーハの表面層に拡散し、シリコンの酸化および二酸化シリコンの表面膜の形成をもたらすチャンバー内に配置されます。二酸化ケイ素膜が正確に指定された厚さを持ち、欠陥を含まないようにするために、酸化プロセスの間、ウェーハのすべての点で厳密に一定の温度を維持する必要があります。ウェーハ全体を二酸化シリコン膜で覆う必要がない場合は、最初にSi3N4マスクをシリコン基板に適用して、不要な酸化を防ぎます。

ステップ3.フォトレジストを塗布する

シリコン基板を二酸化シリコンの保護膜で覆った後、さらに処理する場所からこの膜を取り除く必要があります。フィルムの除去はエッチングによって行われ、残りの領域をエッチングから保護するために、いわゆるフォトレジストの層がウェーハの表面に塗布される。「フォトレジスト」という用語は、感光性であり、攻撃的な要因に対して耐性がある配合物を指す。適用される組成物は、一方では特定の写真特性（紫外線の影響下で、エッチングプロセス中に溶解して洗い流される）を有し、他方では抵抗性であり、酸およびアルカリ、加熱など。フォトレジストの主な目的は、目的の構成の保護レリーフを作成することです。

フォトレジストを塗布し、所定のパターンに従って紫外線をさらに照射するプロセスはフォトリソグラフィと呼ばれ、次の基本的な操作が含まれます：フォトレジスト層の形成（基板の処理、塗布、乾燥）、保護の形成レリーフ（露光、現像、乾燥）および基板への画像の転写（エッチング、スパッタリングなど）。

フォトレジスト層（図3）を基板に塗布する前に、基板を前処理します。その結果、フォトレジスト層への接着性が向上します。遠心分離法は、フォトレジストの均一な層を適用するために使用されます。基板は回転ディスク（遠心分離機）上に置かれ、遠心力の影響下で、フォトレジストは基板の表面全体にほぼ均一な層で分布します。（実質的に均一な層と言えば、遠心力の作用下で、結果として生じるフィルムの厚さが中心から端に向かって増加するという事実を考慮に入れる必要がありますが、フォトレジストを適用するこの方法は、層厚の±10％以内の変動に耐えます。）

ステップ4.リソグラフィー

フォトレジスト層の塗布および乾燥後、必要な保護レリーフの形成段階が始まる。レリーフは、フォトレジスト層の特定の領域に当たる紫外線の作用下で、フォトレジスト層が溶解性の特性を変化させるという事実の結果として形成されます。照明にさらされなかったレイヤー、またはその逆-照らされた領域は溶解します。レリーフを形成する方法により、フォトレジストはネガティブとポジティブに分けられます。紫外線の影響下にあるネガティブフォトレジストは、レリーフの保護領域を形成します。一方、ポジ型フォトレジストは、紫外線にさらされると流動性を獲得し、溶剤によって洗い流されます。したがって、保護層は、紫外線にさらされない領域に形成されます。

フォトレジスト層の目的の領域を照らすために、特別なマスクテンプレートが使用されます。ほとんどの場合、写真またはその他の方法で得られた不透明な要素を備えた光学ガラスプレートがこの目的で使用されます。実際、そのようなテンプレートには、将来のマイクロサーキットのレイヤーの1つの図面が含まれています（合計で数百のそのようなレイヤーが存在する可能性があります）。このテンプレートは参照であるため、非常に正確に実行する必要があります。また、1枚のフォトマスクで多くの写真乾板が作られることを考えると、耐久性と耐損傷性が求められます。したがって、フォトマスクが非常に高価なものであることは明らかです。マイクロ回路の複雑さによっては、数万ドルの費用がかかる可能性があります。

このようなテンプレート（図4）を通過する紫外線は、フォトレジスト層の表面の必要な領域のみを照射します。照射後、フォトレジストが現像され、層の不要な部分が除去されます。これにより、二酸化シリコン層の対応する部分が開きます。

フォトリソグラフィープロセスは一見単純に見えますが、最も難しいのはマイクロ回路の製造におけるこの段階です。事実、ムーアの予測によれば、1つのマイクロ回路上のトランジスタの数は指数関数的に増加します（2年ごとに2倍になります）。トランジスタの数のそのような増加は、それらのサイズの減少によってのみ可能であるが、それはまさにリソグラフィプロセスに「かかっている」減少である。トランジスタを小さくするには、フォトレジスト層に適用される線の幾何学的寸法を小さくする必要があります。しかし、すべてに制限があります-レーザービームをポイントに焦点を合わせるのはそれほど簡単ではありません。事実は、波動光学の法則に従って、レーザービームが集束される最小スポットサイズ（実際には、それは単なるスポットではなく、回折パターンです）は、他の要因の中でもとりわけ、光波の長さ。 70年代初頭の発明以来のリソグラフィー技術の開発は、光の波長を縮小する方向にありました。これにより、集積回路の要素のサイズを縮小することが可能になりました。 1980年代半ばから、フォトリソグラフィーはレーザーによって生成された紫外線を使用し始めました。考え方は単純です。紫外線の波長は可視光の波長よりも短いため、フォトレジストの表面に細い線を描くことができます。最近まで、リソグラフィーは波長248 nmの深紫外線（Deep Ultra Violet、DUV）を使用していました。しかし、フォトリソグラフィーが200 nmの境界を越えると、深刻な問題が発生し、この技術をさらに使用する可能性が初めて疑問視されました。たとえば、200ミクロン未満の波長では、感光層によって吸収される光が多すぎるため、回路テンプレートをプロセッサに転送するプロセスがより複雑になり、速度が低下します。このような課題により、研究者や製造業者は従来のリソグラフィー技術に代わるものを探すようになっています。

EUVリソグラフィー（Extreme UltraViolet）と呼ばれる新しいリソグラフィー技術は、13nmの波長の紫外線放射の使用に基づいています。

DUVからEUVリソグラフィへの移行により、波長が10分の1以上減少し、わずか数十原子のサイズに匹敵する範囲に移行します。

現在使用されているリソグラフィ技術では、最小導体幅が100 nmのテンプレートを適用できますが、EUVリソグラフィでは、はるかに狭い幅（最大30 nm）の線を印刷できます。超短放射線の制御は、思ったほど簡単ではありません。 EUV放射はガラスによく吸収されるため、新しい技術では、マスクを適用した後に得られる画像を縮小して焦点を合わせる一連の4つの特殊な凸鏡を使用します（図5 、、）。このような各ミラーには、約12原子の厚さの80個の個別の金属層が含まれています。

ステップ5.エッチング

フォトレジスト層の露光後、二酸化シリコン膜を除去するためにエッチング段階が始まります（図8）。

酸洗いプロセスは、しばしば酸浴に関連しています。この酸エッチング法は、自分でプリント回路基板を作ったアマチュア無線家にはよく知られています。これを行うには、将来のボードのトラックのパターンを、保護層として機能するワニスを使用してホイルテキスタイルに適用し、次にプレートを硝酸浴に降ろします。ホイルの不要な部分がエッチングで除去され、きれいなテキスタイルが露出します。この方法には多くの欠点がありますが、その主な欠点は、酸濃度、温度、対流など、エッチングプロセスに影響を与える要因が多すぎるため、層除去プロセスを正確に制御できないことです。さらに、酸はすべての方向で材料と相互作用し、フォトレジストマスクのエッジの下に徐々に浸透します。つまり、フォトレジストで覆われた層を側面から破壊します。したがって、プロセッサの製造では、プラズマとも呼ばれるドライエッチング法が使用されます。この方法により、エッチングプロセスを正確に制御することができ、エッチングされた層の破壊は厳密に垂直方向に発生します。

ドライエッチングでは、イオン化ガス（プラズマ）を使用してウェーハ表面から二酸化ケイ素を除去し、二酸化ケイ素表面と反応して揮発性の副生成物を形成します。

エッチング手順の後、つまり、純粋なシリコンの必要な領域が露出すると、残りの写真層が除去されます。したがって、二酸化シリコンのパターンがシリコン基板上に残ります。

ステップ6.拡散（イオン注入）

ドナーまたはアクセプター不純物を導入して適切な場所に半導体構造を作成するには、シリコン基板上に必要なパターンを形成する前のプロセスが必要だったことを思い出してください。不純物導入のプロセスは、拡散によって実行されます（図9）-シリコン結晶格子への不純物原子の均一な導入。アンチモン、ヒ素、またはリンは通常、n型半導体を得るために使用されます。 p型半導体を得るために、ホウ素、ガリウム、またはアルミニウムが不純物として使用されます。

ドーパントの拡散プロセスには、イオン注入が使用されます。注入プロセスは、所望の不純物のイオンが高電圧加速器から「発射」され、十分なエネルギーを有して、シリコンの表面層に浸透するという事実からなる。

したがって、イオン注入の段階の終わりに、半導体構造の必要な層が作成されました。ただし、マイクロプロセッサはそのような層をいくつか持つことができます。次の層を作成するために、結果の図で二酸化ケイ素の追加の薄層が成長します。その後、多結晶シリコンの層とフォトレジストの別の層が適用されます。紫外線は2番目のマスクを通過し、写真レイヤーの対応するパターンを強調表示します。これに続いて、光層の溶解、エッチング、およびイオン注入のステップが行われます。

ステップ7.スプレーと堆積

新しい層の面付けは数回実行されますが、層の層間接続では、金属原子で満たされた「ウィンドウ」が残されます。その結果、結晶の導電性領域に金属の縞模様が作成されます。したがって、最新のプロセッサでは、複雑な3次元スキームを形成するレイヤー間で接続が確立されます。すべてのレイヤーを成長させて処理するプロセスには数週間かかり、生産サイクル自体は300を超える段階で構成されます。その結果、何百もの同一のプロセッサがシリコンウェーハ上に形成されます。

層堆積プロセス中にウェーハが受ける応力に耐えるために、シリコン基板は最初に十分な厚さに作られます。したがって、ウェーハを別々のプロセッサに切断する前に、ウェーハの厚さを33％減らし、裏面からの汚染を取り除きます。次に、特殊な材料の層が基板の裏側に適用されます。これにより、将来のプロセッサのケースへの結晶の取り付けが改善されます。

ステップ8.最終段階

フォーメーションサイクルの最後に、すべてのプロセッサが徹底的にテストされます。次に、特別な装置を使用して、コンクリートのテスト済みの結晶を基板プレートから切り出します（図10）。

各マイクロプロセッサは保護ケースに埋め込まれており、マイクロプロセッサチップを外部デバイスに電気的に接続することもできます。エンクロージャーのタイプは、マイクロプロセッサーのタイプと使用目的によって異なります。

ハウジングに密封された後、各マイクロプロセッサは再テストされます。欠陥のあるプロセッサーは廃棄され、保守可能なプロセッサーはストレステストを受けます。次に、プロセッサは、さまざまなクロック速度と電源電圧での動作に基づいてソートされます。

高度な技術

マイクロ回路（特にプロセッサ）を製造する技術的プロセスは、非常に単純化された方法で検討されています。しかし、この表面的なプレゼンテーションでさえ、トランジスタのサイズを縮小するときに直面しなければならない技術的な困難を理解することができます。

ただし、新しい有望な技術を検討する前に、記事の冒頭で提起された質問に答えましょう。技術プロセスの設計基準とは何ですか。実際、130nmの設計基準は180nmの基準とどのように異なりますか。？ 130nmまたは180nmは、マイクロ回路の1つの層にある2つの隣接する要素間の特徴的な最小距離です。つまり、マイクロ回路の要素がバインドされる一種のグリッドステップです。同時に、この特徴的なサイズが小さければ小さいほど、より多くのトランジスタをマイクロ回路の同じ領域に配置できることは非常に明白です。

現在、Intelプロセッサは0.13ミクロンの製造プロセスを使用しています。このテクノロジは、Northwoodコアを搭載したIntel Pentium 4プロセッサ、Tualatinコアを搭載したIntel Pentium IIIプロセッサ、およびIntelCeleronプロセッサの製造に使用されます。このような技術的プロセスを使用する場合、トランジスタの有効チャネル幅は６０ｎｍであり、ゲート酸化物層の厚さは１．５ｎｍを超えない。全体として、Intel Pentium4プロセッサには5500万個のトランジスタが搭載されています。

プロセッサ結晶内のトランジスタの密度の増加に加えて、0.18ミクロンテクノロジに代わる0.13ミクロンテクノロジには他の革新があります。まず、個々のトランジスタ間に銅線接続を使用します（0.18ミクロンテクノロジでは、接続はアルミニウムでした）。第二に、0.13ミクロンテクノロジーはより低い消費電力を提供します。たとえば、モバイルテクノロジーの場合、これはマイクロプロセッサの消費電力が削減され、バッテリ寿命が長くなることを意味します。

さて、0.13ミクロンの技術プロセスへの移行で実装された最後の革新は、直径300mmのシリコンウェーハ（ウェーハ）の使用です。それ以前は、ほとんどのプロセッサとマイクロ回路は200mmウェーハに基づいて製造されていたことを思い出してください。

プレートの直径を大きくすると、各プロセッサーのコストを削減し、適切な品質の製品の歩留まりを向上させることができます。確かに、直径300mmのプレートの面積はそれぞれ直径200mmのプレートの面積の2.25倍であり、直径300mmの1つのプレートから得られるプロセッサーの数mmは2倍以上の大きさです。

2003年には、さらに低い設計基準、つまり90ナノメートルの新しい技術プロセスが導入される予定です。インテルがプロセッサー、チップセット、通信機器を含むほとんどの製品を製造するために使用する新しい製造プロセスは、オレゴン州ヒルズボロにあるインテルの300mmウェーハD1Cパイロットプラントで開発されました。

2002年10月23日、Intelはニューメキシコ州リオランチョに20億ドルの新しい施設を開設することを発表しました。 F11Xと呼ばれる新工場は、最先端の技術を使用して、0.13ミクロンの設計速度プロセスを使用して300mmウェーハ上にプロセッサを製造します。 2003年に、プラントは90nmの設計基準を備えた技術プロセスに移行されます。

さらに、Intelは、アイルランドのLakeslipにあるFab 24で、90nmのデザインルールを使用して300mmのシリコンウェーハ上に半導体コンポーネントを製造するための建設を再開することをすでに発表しています。総面積が100万平方メートルを超える新しい企業 16万平方メートルの面積の超クリーンルームを備えたフィート。 ft。は、2004年上半期に稼働する予定であり、1,000人以上の従業員を雇用する予定です。施設の費用は約20億ドルです。

90nmプロセスは、さまざまな高度なテクノロジーを使用しています。また、ゲート長が50 nmの世界最小の市販のCMOSトランジスタ（図11）であり、消費電力を削減しながらパフォーマンスを向上させ、すべてのトランジスタでこれまでで最も薄いゲート酸化物層（わずか1.2 nm）を提供します（図12）。、または5原子層未満、および高性能歪みシリコン技術の業界初の実装。

リストされた特性のうち、おそらく「歪みシリコン」の概念だけが解説を必要とします（図13）。このようなシリコンでは、原子間の距離が従来の半導体よりも大きくなります。これにより、車線の広い道路で交通がより自由に、より速く移動するのと同じように、電流がより自由に流れるようになります。

すべての革新の結果として、トランジスタの性能は10〜20％向上し、製造コストはわずか2％増加します。

さらに、90nmプロセスはチップあたり7層（図14）を使用し、130nmプロセスより1層多く、銅線接続を使用します。

これらすべての機能を300mmシリコンウェーハと組み合わせることで、インテルはパフォーマンス、生産、およびコストを向上させることができます。インテルの新しいテクノロジープロセスがムーアの法則に沿って業界を成長させ続け、プロセッサーのパフォーマンスを何度も改善しているため、消費者にもメリットがあります。

マイクロ回路の製造は非常に困難なビジネスであり、この市場の閉鎖的な性質は、主に今日支配的なフォトリソグラフィー技術の特性によって決定されます。微細な電子回路は、フォトマスクを介してシリコンウェーハに投影されます。フォトマスクのコストは最大20万ドルです。一方、1つのチップを作成するには、このようなマスクが少なくとも50個必要です。これに、新しいモデルを開発する際の試行錯誤のコストを追加すると、非常に大規模な企業だけが非常に大量のプロセッサを製造できることがわかります。

しかし、非標準のスキームを必要とする科学研究所やハイテクスタートアップはどうでしょうか？穏やかに言えば、「潜在的な敵」からプロセッサを購入することは間違いではない軍人になるにはどうすればよいでしょうか。

オランダのマッパー社のロシアの生産現場を訪問しました。そのおかげで、マイクロ回路の製造は多くの天体ではなくなり、単なる人間の職業に変わる可能性があります。まあ、またはほぼ単純です。ここでは、テクノポリス「モスクワ」の領土で、企業「ルスナノ」の財政的支援を受けて、マッパー技術の重要なコンポーネントである電気光学システムが製造されています。

ただし、マッパーマスクレスリソグラフィーのニュアンスに飛び込む前に、従来のフォトリソグラフィーの基本を覚えておく価値があります。

巨大な光

最新のプロセッサでインテルCore i7は約20億個のトランジスタ（モデルによって異なります）を収容でき、それぞれのサイズは14nmです。計算能力を追求するために、メーカーは毎年トランジスタのサイズを縮小し、その数を増やしています。このレースで起こりそうな技術的限界は5nmと見なすことができます。そのような距離では、量子効果が現れ始めます。これにより、隣接するセル内の電子が予期しない動作をする可能性があります。

微細な半導体構造をシリコンウェーハに適用するには、写真引伸機での作業と同様のプロセスが使用されます。彼の目標が反対でない限り、画像をできるだけ小さくすることです。プレート（または保護フィルム）フォトレジストで覆われています-光にさらされるとその特性が変化するポリマー感光性材料です。所望のチップパターンは、マスクおよび収集レンズを通してフォトレジストに露光される。印刷版は通常、マスクの4分の1の大きさです。

シリコンやゲルマニウムなどの物質はそれぞれ、外部エネルギーレベルで4つの電子を持っています。それらは金属のように見える美しい結晶を形成します。しかし、金属とは異なり、それらは電流を伝導しません。それらのすべての電子は強力な共有結合に関与しており、移動することはできません。ただし、外側のレベルに5つの電子を持つ物質（リンまたはヒ素）から少量のドナー不純物を追加すると、すべてが変わります。 4つの電子がシリコンと結合し、1つは自由のままです。ドナードープシリコン（n型）は優れた導体です。外部レベルに3つの電子を持つ物質（ホウ素、インジウム）からのアクセプター不純物をシリコンに追加すると、正電荷の仮想アナログである「ホール」が同様の方法で形成されます。この場合、p型半導体について話します。 p型とn型の導体を接続することにより、ダイオードが得られます。これは、一方向にのみ電流を流す半導体デバイスです。組み合わせp-n-pまたはn-p-nはトランジスタを与えます-特定の電圧が中心導体に印加された場合にのみ電流がトランジスタを流れます。

光の回折は、このプロセスに独自の調整を加えます。マスクの穴を通過するビームはわずかに屈折し、1点ではなく、渦に投げ込まれた石のように一連の同心円が露出します。幸いなことに、回折は波長に反比例します。これは、エンジニアが195nmの波長の紫外線で使用しているものです。なぜもっと少なくないのですか？短い波は収集レンズによって屈折されず、光線は集束せずに通過します。レンズの収集能力を高めることも不可能です-球面収差は許しません：各光線はその点で光軸を通過し、焦点を壊します。

フォトリソグラフィーを使用して表示できる最大輪郭幅は70nmです。高解像度のチップは、いくつかのステップで印刷されます。70ナノメートルの輪郭を適用し、回路をエッチングしてから、新しいマスクを通して次の部分を露光します。

現在開発中ののは、約13.5nmの極端な波長の光を使用する深紫外線でのフォトリソグラフィーの技術です。この技術には、層間干渉に基づく反射を伴う真空ミラーと多層ミラーの使用が含まれます。マスクも半透明ではなく、反射要素になります。ミラーには屈折現象がないため、どの波長の光でも機能します。しかし今のところ、これはおそらく将来適用される概念にすぎません。

今日のプロセッサーの製造方法

直径30cmの完全に研磨された丸いシリコンウェーハは、フォトレジストの薄層でコーティングされています。遠心力は、フォトレジストを均一に分散させるのに役立ちます。

将来の回路は、マスクを介してフォトレジストに露光されます。多くのチップが1枚のウェーハから作られているため、このプロセスは何度も繰り返されます。

紫外線にさらされたフォトレジストの部分は可溶性になり、化学薬品で簡単に取り除くことができます。

フォトレジストで保護されていないシリコンウェーハの領域は、化学的にエッチングされます。代わりにうつ病が形成されます。

フォトレジストの層が再びプレートに塗布されます。今回は、露光を使用して、イオン衝撃を受ける領域を露光します。

電界の影響下で、不純物イオンは時速300,000 km以上の速度に加速され、シリコンに浸透して、半導体の特性を与えます。

フォトレジストの残りを除去した後、既製のトランジスタがプレート上に残ります。誘電体層が上部に適用され、同じ技術を使用して接点用の穴がエッチングされます。

プレートを硫酸銅溶液に入れ、電気分解によって導電層を適用します。次に、層全体が研削によって除去され、穴の接点は残ります。

接点は、金属の「ワイヤ」の多層ネットワークによって接続されています。「フロア」の数は最大20まで可能であり、導体の一般的なレイアウトはプロセッサアーキテクチャと呼ばれます。

プレートが多くの個別のチップに鋸で挽かれているのは今だけです。各「クリスタル」はテストされてから、接点付きのボードに取り付けられ、銀色のラジエーターキャップで覆われます。

13,000台のテレビ

フォトリソグラフィーに代わるものは、光ではなく電子で、写真ではなく、電気レジストで露光されるエレクトロリソグラフィーです。電子ビームは、1nmまでの最小サイズのポイントに簡単に集束されます。この技術はテレビのブラウン管に似ています。集束された電子の流れが制御コイルによって偏向され、シリコンウェーハ上に画像を描画します。

最近まで、この技術は速度が遅いため、従来の方法と競合することはできませんでした。電気抵抗器が放射線に反応するためには、単位面積あたり特定の数の電子を受け入れる必要があるため、1つのビームが最大で1 cm2 / hを露光できます。これは、研究所からの単一注文には受け入れられますが、業界には適用されません。

残念ながら、ビームのエネルギーを増やして問題を解決することは不可能です。同じ名前の電荷がはじかれるため、電流が増えると、電子ビームが広くなります。ただし、複数のゾーンを同時に露光することで、光線の数を増やすことができます。そして、マッパーテクノロジーのように、これが13,000である場合、計算によれば、1時間あたりすでに10個のフルバリューチップを印刷することが可能です。

もちろん、1つのデバイスに13,000本のブラウン管を組み合わせるのは不可能です。マッパーの場合、光源からの放射線はコリメータレンズに向けられ、コリメータレンズは幅の広い平行な電子ビームを形成します。アパーチャマトリックスが邪魔になり、13,000個の個別のビームになります。ビームはブランカーアレイ（13,000穴のシリコンウェーハ）を通過します。それぞれの近くにたわみ電極があります。電流が流れると、電子はその穴を「逃し」、13,000本の光線の1つがオフになります。

ブランカーを通過した後、ビームはデフレクターのアレイに向けられます。各デフレクターは、プレートの動きに対してビームを右または左に数ミクロン偏向させることができます（したがって、マッパーは13,000 CRTに似ています）。最後に、各ビームはそれ自体のマイクロレンズによってさらに集束され、その後、電気抵抗器に向けられます。現在まで、Mapperテクノロジは、フランスのマイクロエレクトロニクス研究所CEA-Letiと、主要な市場プレーヤー（Apple iPhone 6Sを含む）向けのマイクロプロセッサを製造するTSMCでテストされています。シリコン電子レンズを含むシステムの主要コンポーネントは、モスクワ工場で製造されています。

マッパーテクノロジーは、研究所や小規模（軍事を含む）の生産だけでなく、大規模なプレーヤーにも新しい視点を約束します。現在、新しいプロセッサのプロトタイプをテストするには、大量生産とまったく同じフォトマスクを作成する必要があります。回路の比較的迅速なプロトタイピングの可能性は、開発コストを削減するだけでなく、この分野での進歩を加速することも約束します。これは最終的に、電子機器の大衆消費者、つまり私たち全員の手に渡ります。

CPUこれは誰の心でもあります現代のコンピューター..。マイクロプロセッサは本質的に、トランジスタが配置されている大規模な集積回路です。トランジスタは、電流を流すことにより、バイナリロジック（オン-オフ）計算を作成できます。最新のプロセッサは45nmテクノロジーに基づいています。 45nm（ナノメートル）は、プロセッサプレートに配置された1つのトランジスタのサイズです。最近まで、90nm技術が主に使用されていました。

プレートは、地球の地殻で2番目に大きい堆積物であるシリコンでできています。

シリコンは、不純物から精製して化学処理することで得られます。その後、彼らはそれを溶かし始め、直径300ミリメートルのシリコンシリンダーを形成します。次に、このシリンダーはダイヤモンド糸でプレートにカットされます。各プレートの厚さは約1mmです。プレートが理想的な表面になるように、糸で切った後、専用のグラインダーで研磨します。

その後、シリコンウェーハの表面は完全に平らになります。ちなみに、多くの製造会社はすでに450mmプレートでの作業の可能性を発表しています。表面が大きいほど、配置するトランジスタが多くなり、プロセッサのパフォーマンスが向上します。

CPUシリコンウェーハで構成され、その表面には、絶縁のために酸化物層で分離された最大9レベルのトランジスタがあります。

プロセッサ技術の開発

1965年、世界のプロセッサ生産のリーダーの1人であるIntelの創設者の1人であるGordon Mooreは、彼の観察に基づいて、プロセッサとマイクロ回路の新しいモデルが定期的に登場するという法則を発見しました。プロセッサのトランジスタ数の増加は、2年間で約2倍になります。ゴードン・ムーアの法則は40年間、歪みなく機能してきました。将来のテクノロジーを習得することはもうすぐです。32nmおよび22nmプロセッサーテクノロジーに基づいたプロトタイプがすでに機能しています。 2004年半ばまで、プロセッサの能力は主にプロセッサの周波数に依存していましたが、2005年以降、プロセッサの周波数は実質的に増加しなくなりました。マルチコアプロセッサには新しいテクノロジーがあります。つまり、同じクロック周波数で複数のプロセッサコアが作成され、動作中にコアの電力が合計されます。これにより、全体的なプロセッサパワーが向上します。

以下では、プロセッサの製造に関するビデオをご覧いただけます。

チップの作り方

チップの製造には、シリコン基板上に複雑な「パターン」を持つ薄層を押し付けることが含まれます。まず、電気シャッターのように機能する絶縁層が作成されます。基板の製造に関しては、後で簡単に別々のプロセッサ結晶に切断できるように、固体の単結晶シリンダーから薄い「パンケーキ」に切断する必要があります。電気プローブは、基板上の各結晶をテストするために使用されます。最後に、基板は個々のコアに切断され、機能していないコアはすぐにふるいにかけられます。特性に応じて、コアはいずれかのプロセッサになり、マザーボードへのプロセッサのインストールを容易にするパッケージに包まれます。すべての機能ブロックは、集中的なストレステストを受けます。

それはすべて基板から始まります

プロセッサ製造の最初のステップは、クリーンルームで行われます。ちなみに、そのような技術的生産は莫大な資本の蓄積であることに注意することが重要です平方メートル..。すべての機器を備えた最新のプラントの建設には、簡単に20〜30億ドルの費用がかかり、新しいテクノロジーのテスト実行には数か月かかります。そうして初めて、プラントはプロセッサーを大量生産することができます。

一般に、チップ製造プロセスは、いくつかの基板処理ステップで構成されます。これには、基板自体の作成が含まれ、最終的には別の結晶に切断されます。Figurnov、V.E。ユーザー向けのIBMPC-M。、2004年。 -P.204。

基板生産

最初の段階は単結晶の成長です。このために、種結晶は、多結晶シリコンの融点のすぐ上にある溶融シリコンの浴に埋め込まれます。原子が正しい配置になっていることを確認するために、結晶がゆっくりと（約1日）成長することが重要です。多結晶またはアモルファスシリコンは多くの異なる結晶で構成されており、電気的特性の悪い不要な表面構造になります。

単結晶は、基板の表面に大きな凹凸を作らない非常に精密な円形のダイヤモンドのこぎりを使用して「パンケーキ」にカットされます。もちろん、この場合、基板の表面はまだ完全に平らではないので、追加の操作が必要です。単結晶を図1に示します。

図1.単結晶の外観。

まず、回転する鋼板と研磨材（酸化アルミニウムなど）を使用して、基板から厚い層を取り除きます（ラッピングと呼ばれるプロセス）。その結果、0.05mmから約0.002mm（2000 nm）までのサイズの不規則性が排除されます。次に、鋭いエッジが層を剥がす可能性があるため、各バッキングのエッジを丸めます。さらに、さまざまな化学物質（フッ化水素酸、酢酸、硝酸）の助けを借りて、表面が約50ミクロン以上滑らかになると、エッチングプロセスが使用されます。プロセス全体が完全に化学的であるため、物理的には表面が劣化することはありません。これにより、結晶構造に残っているエラーを取り除くことができ、その結果、表面が理想に近くなります。

最後のステップは研磨です。これにより、表面が最大3nmの凹凸に滑らかになります。研磨は、水酸化ナトリウムと粒状シリカの混合物を使用して実行されます。

現在、マイクロプロセッサ基板の直径は200mmまたは300mmであるため、チップメーカーはそれぞれから複数のプロセッサを入手できます。次のステップは450mmの基板ですが、2013年まで期待されるべきではありません。一般に、基板の直径が大きいほど、同じサイズのチップをより多く製造できます。たとえば、300mmの基板には、200mmの2倍以上のプロセッサ数があります。

ドーピングと拡散

単結晶の成長中に行われるドーピングについては、すでに述べた。しかし、ドーピングは、完成した基板とその後のフォトリソグラフィープロセスの両方で行われます。これにより、結晶の構造全体ではなく、特定の領域と層の電気的特性を変更できます。

ドーパントは拡散によって加えることができます。ドーパント原子は、シリコン構造間の結晶格子内の自由空間を埋めます。場合によっては、既存の構造を合金化することもできます。拡散は、ガス（窒素とアルゴン）の助けを借りて、または固体または他のドーパント源の助けを借りて行われます。長谷川秀樹-質疑応答のコンピューターの世界-M。、2004-P.89 ..

マスクを作成する

集積回路の領域を作成するために、フォトリソグラフィープロセスが使用されます。この場合、基板の表面全体を照射する必要がないため、特定の領域にのみ高強度の放射線を透過する、いわゆるマスクを使用することが重要です。マスクは白黒ネガと比較することができます。集積回路には多くの層（20以上）があり、各層には独自のマスクが必要です。

石英ガラス板の表面に薄いクロム膜構造を施し、模様を作ります。同時に、電子流またはレーザーを使用する高価な機器は、必要なICデータを規定し、その結果、石英基板の表面にクロムパターンが得られます。集積回路を変更するたびに新しいマスクを作成する必要があることを理解することが重要です。そのため、編集を行うプロセス全体に非常にコストがかかります。

フォトリソグラフィー

構造は、フォトリソグラフィーを使用してシリコン基板上に形成されます。多くのレイヤー（20以上）が作成されるまで、このプロセスが数回繰り返されます。層はさまざまな材料で構成することができ、さらに、微細なワイヤーとの接続についても考慮する必要があります。すべての層にドープすることができますウッド、A。質問と回答のマイクロプロセッサ-M。、2005.-P.87。

フォトリソグラフィープロセスを開始する前に、基板を洗浄および加熱して、粘着性の粒子と水を除去します。次に、特殊なデバイスを使用して、基板を二酸化シリコンでコーティングします。次に、結合剤が基材に塗布されて、次のステップで塗布されるフォトレジスト材料が基材上に残ることを確実にする。フォトレジスト材料は、基板の中央に塗布され、次に高速で回転し始め、その結果、層は基板の表面全体に均一に分布する。次に、基板が再び加熱されます。フォトリソグラフィーの原理を図2に示します。

図2.フォトリソグラフィーの原理

波長13.5nmの硬紫外線は、マスクを通過する間にフォトレジスト材料を照射します。望ましい結果を得るには、投影時間と焦点が非常に重要です。焦点が合わないと、マスクの穴の一部が適切に照射されないため、フォトレジスト材料の余分な粒子が残ります。投影時間が短すぎる場合も同様です。そうすると、フォトレジスト材料の構造が広すぎて、穴の下の領域が露出不足になります。他方、過度の投影時間は、穴の下に大きすぎる領域を作成し、フォトレジスト材料構造を狭すぎる。原則として、プロセスの調整と最適化は非常に時間がかかり、困難です。調整に失敗すると、接続導体Mayorov、S.I。に重大な逸脱が発生します。情報ビジネス：商業流通およびマーケティング-M。、2007年。 -P.147 ..特殊なステップ投影装置により、素材を目的の位置に移動します。次に、ラインまたは1つのセクションを投影できます。ほとんどの場合、1つのプロセッサダイに対応します。追加のマイクロインストールは、他の変更を加えることができます。彼らは既存の技術をデバッグし、技術プロセスを最適化することができますKukin、V.N。情報学：組織と管理。-M。、2005.-P.78 ..マイクロインスタレーションは通常、1平方メートル未満の領域で機能します。 mm、従来のインストールはより広い領域をカバーします。

エッチングとクリーニングの後、通常は重要な各段階で行われる基板の検査に進むか、基板を新しいフォトリソグラフィサイクルに移すことができます。基板テストを図3に示します。

図3.基板テスト

完成した基板は、いわゆるプローブの設置でテストされます。それらは基板全体で機能します。プローブ接点は各水晶の接点に重ねられており、電気的試験を行うことができます。各コアのすべての機能は、ソフトウェアを使用してテストされます。基板の切断を図4に示します。

図4.バッキングの切断

切断することにより、個々のコアを基板から得ることができます。オンこの瞬間プローブ制御ユニットは、どの結晶にエラーが含まれているかをすでに特定しているため、切断後、良好な結晶から分離することができます。以前は、損傷した結晶に物理的なマークが付けられていましたが、現在はこれを行う必要はありません。すべての情報は、単一のデータベースSemenenko、V.A.、Stupinに保存されています。電子コンピューティング技術に関するYu.V.ハンドブック-M。、2006年。 -P.45.。

次に、機能コアを接着剤を使用してプロセッサパッケージに接着する必要があります。その後、パッケージの接点または脚と水晶自体を接続するワイヤ接続を行う必要があります（図5）。金、アルミニウム、または銅の接続を使用できます。

最新のプロセッサーのほとんどは、ヒートスプレッダー付きのラップを使用しています。通常、コアは損傷を防ぐためにセラミックまたはプラスチックのラップで包まれています。最新のプロセッサには、いわゆるヒートスプレッダが装備されており、水晶をさらに保護します（図6）。

図5.有線基板接続

最後の段階では、プロセッサの仕様に従って、高温で何が起こるかをプロセッサでテストします。プロセッサはテストソケットに自動的にインストールされ、その後、必要なすべての機能が分析されます。

図6.プロセッサーのパッケージ

コースワーク：マイクロプロセッサの製造段階。 プロセッサー製造-砂からコンピューターまで現代のプロセッサー技術